MDI 회로를 설계하는데는 많은 방법이 있는 것으로 알고있다.
회로에 대한 엄청나게 많은 토론이 있고 답이 있지만, 정말 명확하고 명쾌한 답은 찾아보지 못했다.
그래서 내가 한번 공부해보고자 한다.
해서 앞서 설계했던 W5100S-EVB-TEST 보드로 시험을 해보고자 한다.
Wiznet W5100S-EVB-TEST 보드 제작기(1)
Wiznet Ethernet Chip Design Guide Introduction This document is a Design Guide for WIZnet Chip to be used for PCB. It contains reference for PCB design using W5100, W5300, W5500, W7100A, W7500, and W7500P. Contents of MDI (Medium-de.. alanp.tistory.com 위
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위는 시험보드의 개발 과정이며, 아래는 이번에 시험할 회로의 단면이다.
복잡할 것 없이 블럭도로 보도록 하겠다.
PHY Chip 은 Current Mode, Voltage Mode 두가지 모드로 나뉘는데, Current Mode는 내부에 DC Bias 전압이 없기때문에, 외부에서 잡아주어야 한다. 그리고 Voltage Mode 의 경우는 내부에 DC Bias 전압이 있기때문에 외부에서 Bias 전압을 잡아주지 않아도 된다. (Voltage Mode, Current Mode 각 장단점이 있지만, 전력면에서는 Voltage Mode가 압도적으로 좋음)
Current Mode 를 Open Collector, Voltage Mode 를 Push-Pull 이라고 설명하는 글도 봤지만, PHY 마다 다른 것 같다.
(어느정도 맞는 말인 것 같음)
W5100S PHY는 Current Mode 이기 때문에 외부에서 바이어스 전압을 잡아주어야 한다. 이 보드에선 센터탭을 모두 3.3V 에 연결해 주었다. 센터탭 트랜스에 대해 공부해보면 알겠지만, 센터탭에 걸어준 전압이 Bias 전압이 되고 그 전압 중심으로 상보파형으로 나오게 된다.
[그림1]
여기서 마치 Pull-Down 처럼 보이는 Differential Pair Line 의 49.9옴 저항은 병렬 종단 터미네이션 저항이다. 각 Differential 라인은 매우 고주파라 센터탭전원 기준으로 +,- 가 굉장히 빨리 바뀐다. 이로인해 전류의 순환이 잘 안돼 반사되고, 링잉현상이 일어날 수 있다. 이것을 막아주고자 신호의 끝단. 즉, 수신부의 가까운쪽에 종단저항을 달아줌으로써 전류가 순환되게 할 수 있다.
IEEE802.3 에 따라 UTP 케이블의 차동모드 임피던스가 100옴이기 때문에, 이 종단저항도 50+50=100옴 으로 맞춰준다. 그리고 중간에 100nF Capacitor를 장착함으로써 써지 또한 GND 로 제거해줄 수 있다.(RC Filter 역할)
[그림2]
그리고 트랜스포머 뒷 단의 75옴은 공통모드 노이즈 터미네이션을 위한 저항이다. 그림 2와 같이 CHGND 가 외부와 연결이 되어있기 때문에 루프가 형성되고 이로인해 Tx,Rx 신호로 케이블에 유기된 노이즈들이 타고 들어 올 수 있다. 이것을 공통모드 노이즈라고 한다.
[그림3]
이런 공통모드 노이즈를 터미네이션 해주기 위해 우리는 75옴 터미네이션 저항을 달아주는데, 이 회로를 Bob-Smith 회로라고 부른다. 케이스를 타고 들어온 공통모드 노이즈가 트랜스포머의 센터탭을 통해 터미네이션 된다.
( IEEE802.3 에서 정식적으로 공통모드 임피던스는 75옴으로 터미네이션하라고 명시)
*이 회로에 대해선 아직도 많은 토론이 이루어지고 있다. (흥미로운 토론 예시)
Why is Bob Smith termination for Ethernet recommended if it's wrong?
I came across this article today (more detailed paper), which claims that the widely recommended Bob Smith termination (75-ohm resistor + 1000pF to chassis GND) may not be ideal (or correct). If t...
electronics.stackexchange.com
[그림4]
위 그림의 4,5,7,8 을 보면 특이하게도 50옴이 병렬로 한쌍이 있고, 이어서 직렬로 하나가 붙어있는 것을 볼 수 있다.
50|50+50 = 75 옴으로 공통모드 터미네이션, 100옴 차동모드 터미네이션을 설계해 놓은 것으로 볼 수 있다.
시험진행
이제 회로에 대한 설명은 끝났고, 본격적인 시험을 진행한다.
보드의 Differential Line 에 라인을 하나씩 연결해 주었다. 파형측정은 일반적인 오실로스코프로 진행했다.
[그림5]
원래 기존회로인 위의 회로대로 시험을 진행했을 때의 결과이다. W5100S 는 내부 Bias 가 없는 Current Mode 의 PHY이기 때문에, 외부에서 Bias를 잡아주어야 한다. 이를 트랜스의 센터탭에서 3.3V로 잡아 주었는데, 그렇기때문에 3.3V 를 중심으로 ±0.6V 정도로 전압레벨이 형성되었다. 그리고 Differential 전압은 Peak to Peak 약 2.1V 로 형성되었다.
정상적인 파형이고, 동작도 잘 되는 것을 확인했다.
[그림6]
Rx 라인의 EMC 용 댐핑저항을 제거하고 Cap 을 장착하였다. 결과는 당연히 Chip 에 DC Bias 가 없어서 동작하지 않는다. (Tx 단도 마찬가지)
[그림7]
공통모드 터미네이션 저항에 붙어있는 Capacitor 와 GND 를 제거했다. 아마 이 부분은 노이즈를 위한 것이라 노이즈에는 취약해도, 동작은 할 것 같다.
[그림8]
역시 동작은 기존 회로도와 같게 정상동작한다.
* 그럼 여기서 50옴 터미네이션 저항을 아예 제거했을때는 어떻게 동작할지 궁금하다. 실제로 이 시험에 대해선 이미 진행했던 자료가 있다. 올리도록 하겠다.
[그림9][그림10]
이번에는 종단 저항에 전원을 연결시켰다. 위와 같이 정상동작한다. DC Bias를 트랜스 센터탭에서 잡고있기 때문에, 종단 저항에 전원을 묶든 GND 에 묶든 결과는 같게 나왔다.
*전원에 묶어주는 설계와 GND 묶어주는 설계, 어떤 상황 때 왜 이렇게 설계하는지 모르겠다. GND 에 묶어주는 것은 필터역할로 쓰인다고 해도, 전원에 묶어주는 것은 어떠한 이유인가? DC Bias 가 없는 회로에서 Differential Mode 를 위한 전류를 원활하게 흘려주기 위함인가? 답을 알고 있는 사람이 있다면 알려주시면 감사하겠습니다.
[그림11]
종단저항에 +3.3V 를 연결하고, CT 의 전원을 제거했다. CT 의 전위는 0V 가 된다. Chip 에 DC Bias 전압이 없고, CT 로 Bias 전압을 잡아주지 않으면 어떻게 동작할까. 현 회로상태는 종단저항이 Pull-Up 으로도 쓰이고 있는 상태인데 파형이 어떻게 나올지 궁금했다.
[그림12]
Bias 전압이 +3.3V 로 정확히 잡히지 않는다. 대신 Max Voltage 가 +3.3V Pull-up 으로 잡힌다.
Differential Line 파형은 어쨋든 잘 잡히는 것을 확인했다. 어쨋든 이렇게 설계하더라도, Chip 은 Diff level 로 신호를 읽고, Compliance Test 도 정상적으로 통과할 것 같은데 이 설계도 괜찮은 설계방법인지 궁금한다.
(Diff Mode, Common Mode Termination 도 잘 설계되어 있는 상태라 EMC 도 괜찮을 것 같다.)
**이 부분도 잘 모르겠는 부분이다. 누구든지 알려주시면 감사히 배우겠습니다.
결론적으로 좋은 Ethernet 설계를 위해선 RJ-45 Datasheet 도 잘 보고 선정해야 하며, PHY Chip reference 대로 잘 설계해야 한다. EMC 를 위한 방법에 답은 없으며, 상황에 따라서 CHGND 로 너무 많은 공통모드 노이즈가 들어온다면, Rx 라인의 공통모드 터미네이션 저항에 CHGND 를 제거하기도 한다. 이처럼 많은 개발자들이 각각의 노하우를 가지고 있으며, 아직도 많은 토론이 이루어지고 있는 만큼 어려운 주제이기도 한 것 같다.
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